ชิป IC วงจรรวมจุดเดียวซื้อ EPM240T100C5N IC CPLD 192MC 4.7NS 100TQFP
คุณสมบัติของผลิตภัณฑ์
พิมพ์ | คำอธิบาย |
หมวดหมู่ | วงจรรวม (IC) ฝังตัว CPLD (อุปกรณ์ลอจิกที่ตั้งโปรแกรมได้ที่ซับซ้อน) |
นาย | อินเทล |
ชุด | แม็กซ์® II |
บรรจุุภัณฑ์ | ถาด |
แพ็คเกจมาตรฐาน | 90 |
สถานะสินค้า | คล่องแคล่ว |
ประเภทโปรแกรมได้ | ในระบบโปรแกรมได้ |
เวลาหน่วง tpd(1) สูงสุด | 4.7 น |
การจ่ายแรงดันไฟฟ้า - ภายใน | 2.5V, 3.3V |
จำนวนองค์ประกอบ/บล็อกลอจิก | 240 |
จำนวนมาโครเซลล์ | 192 |
จำนวน I/O | 80 |
อุณหภูมิในการทำงาน | 0°C ~ 85°C (ทีเจ) |
ประเภทการติดตั้ง | ติดพื้นผิว |
แพ็คเกจ/กล่อง | 100-TQFP |
แพคเกจอุปกรณ์ของซัพพลายเออร์ | 100-TQFP (14×14) |
หมายเลขผลิตภัณฑ์ฐาน | อีพีเอ็ม240 |
ต้นทุนเป็นหนึ่งในปัญหาสำคัญที่ชิปแพ็คเกจ 3 มิติกำลังเผชิญอยู่ และ Foveros จะเป็นครั้งแรกที่ Intel ผลิตชิปเหล่านี้ในปริมาณมากด้วยเทคโนโลยีบรรจุภัณฑ์ชั้นนำอย่างไรก็ตาม Intel กล่าวว่าชิปที่ผลิตในแพ็คเกจ 3D Foveros นั้นมีราคาที่แข่งขันได้สูงมากกับการออกแบบชิปมาตรฐาน และในบางกรณีอาจมีราคาถูกกว่าด้วยซ้ำ
Intel ได้ออกแบบชิป Foveros ให้มีต้นทุนต่ำที่สุดเท่าที่จะเป็นไปได้และยังคงบรรลุเป้าหมายด้านประสิทธิภาพที่ระบุไว้ของบริษัท ซึ่งเป็นชิปที่ถูกที่สุดในแพ็คเกจ Meteor LakeIntel ยังไม่ได้เปิดเผยความเร็วของการเชื่อมต่อระหว่างกัน / ไทล์ฐาน Foveros แต่ได้กล่าวว่าส่วนประกอบสามารถทำงานได้ที่ไม่กี่ GHz 'ในการกำหนดค่าแบบพาสซีฟ (คำสั่งที่บอกเป็นนัยถึงการมีอยู่ของเลเยอร์ตัวกลางเวอร์ชันที่ใช้งานอยู่ Intel กำลังพัฒนาอยู่แล้ว ).ดังนั้น Foveros จึงไม่ต้องการให้ผู้ออกแบบประนีประนอมกับข้อจำกัดแบนด์วิธหรือเวลาแฝง
นอกจากนี้ Intel ยังคาดหวังว่าการออกแบบจะขยายขนาดได้ดีทั้งในแง่ของประสิทธิภาพและราคา ซึ่งหมายความว่าสามารถนำเสนอการออกแบบเฉพาะสำหรับกลุ่มตลาดอื่นๆ หรือรุ่นต่างๆ ของเวอร์ชันประสิทธิภาพสูงได้
ต้นทุนของโหนดขั้นสูงต่อทรานซิสเตอร์เพิ่มขึ้นแบบทวีคูณเนื่องจากกระบวนการชิปซิลิคอนเข้าใกล้ขีดจำกัดและการออกแบบโมดูล IP ใหม่ (เช่น อินเทอร์เฟซ I/O) สำหรับโหนดขนาดเล็กไม่ได้ให้ผลตอบแทนจากการลงทุนมากนักดังนั้นการนำไทล์/ชิปเล็ตที่ไม่สำคัญกลับมาใช้ซ้ำบนโหนดที่มีอยู่ที่ 'ดีพอ' สามารถช่วยประหยัดเวลา ต้นทุน และทรัพยากรในการพัฒนา และยังทำให้กระบวนการทดสอบง่ายขึ้นอีกด้วย
สำหรับชิปเดี่ยว Intel จะต้องทดสอบองค์ประกอบชิปที่แตกต่างกัน เช่น หน่วยความจำหรืออินเทอร์เฟซ PCIe อย่างต่อเนื่อง ซึ่งอาจใช้เวลานานในทางตรงกันข้าม ผู้ผลิตชิปยังสามารถทดสอบชิปขนาดเล็กพร้อมกันเพื่อประหยัดเวลาได้ฝาครอบยังมีข้อได้เปรียบในการออกแบบชิปสำหรับช่วง TDP เฉพาะ เนื่องจากนักออกแบบสามารถปรับแต่งชิปขนาดเล็กต่างๆ ให้เหมาะกับความต้องการในการออกแบบของพวกเขาได้
ประเด็นเหล่านี้ส่วนใหญ่ฟังดูคุ้นเคย และล้วนเป็นปัจจัยเดียวกันที่ทำให้ AMD ก้าวไปสู่เส้นทางชิปเซ็ตในปี 2017 AMD ไม่ใช่คนแรกที่ใช้การออกแบบที่ใช้ชิปเซ็ต แต่เป็นผู้ผลิตรายใหญ่รายแรกที่ใช้ปรัชญาการออกแบบนี้เพื่อ ชิปสมัยใหม่ที่ผลิตจำนวนมากซึ่งเป็นสิ่งที่ Intel ดูเหมือนจะมาช้าไปหน่อยอย่างไรก็ตาม เทคโนโลยีบรรจุภัณฑ์ 3 มิติที่ Intel เสนอนั้นซับซ้อนกว่าการออกแบบที่ใช้เลเยอร์ตัวกลางแบบออร์แกนิกของ AMD ซึ่งมีทั้งข้อดีและข้อเสีย
ในที่สุดความแตกต่างจะปรากฏให้เห็นในชิปที่เสร็จสมบูรณ์ โดย Intel กล่าวว่าชิป 3D Stacked Meteor Lake ใหม่ คาดว่าจะวางจำหน่ายในปี 2023 โดย Arrow Lake และ Lunar Lake จะมาในปี 2024
Intel ยังกล่าวอีกว่าชิปซูเปอร์คอมพิวเตอร์ Ponte Vecchio ซึ่งจะมีทรานซิสเตอร์มากกว่า 100 พันล้านตัว คาดว่าจะเป็นหัวใจสำคัญของ Aurora ซึ่งเป็นซูเปอร์คอมพิวเตอร์ที่เร็วที่สุดในโลก